西工大FPGA技术实验报告 软件与微电子学院
仅供学习交流使用
内容：
24 小时制计时器
一．目的及要求
本实验旨在设计一个24小时制的计数器。可参考以下算法：
结合 60 进制和 24 进制计数器，对于秒和分使用 60 进制计数器，对于小时使用
24 进制计数器。实验以 clr ，set，hour_in[5:0] ，min_in[6:0] ，sec_in[6:0] ，
en ，clk 为输入信号。clr 异步清零信号，当其值为 1 时，计数器清零。set 为置位
信号，hour_in[5:0] ，min_in[6:0] ，sec_in[6:0] ，为预置信息输入信号，当 set 值 为 1 时，输出信号变为预置信号中的值。en 为输出使能端，当其值为 1 时，计数
器计数，否则暂停计数。clk 为时钟信号，当其上跳沿到来时，计数器计数。
hour[5:0] ，min[6:0] ，sec[6:0]为输出信号，分别存储计数器的时、分、秒信号。
《FPGA技术实验——24小时制计时器设计》
FPGA（Field-Programmable Gate Array）技术是现代电子系统设计中的重要工具，它允许用户根据需求自定义数字逻辑电路。西北工业大学软件与微电子学院的FPGA技术实验，以设计一个24小时制的计时器为例，让学生深入理解FPGA的工作原理和设计流程。
实验的目标是构建一个能够显示时、分、秒的计时器，采用60进制和24进制相结合的方式，其中秒和分使用60进制计数器，小时则采用24进制计数器。实验的关键输入信号包括：clr（异步清零）、set（置位）、hour_in[5:0]、min_in[6:0]、sec_in[6:0]、en（输出使能）和clk（时钟）。clr信号为1时，计数器清零；set为1时，输出信号将被预置值覆盖；en为1时，计数器开始工作，否则停止计数；clk上升沿到来时，计数器进行计数。输出信号hour[5:0]、min[6:0]、sec[6:0]分别表示小时、分钟和秒。
在设计过程中，首先需要在ModelSim环境中创建工程并编写计数器模块的源码。这个模块应该包含对clr和set的处理，以及在秒或分达到最大值时的进位逻辑。接着，通过前仿真验证计数器模块的正确性，生成仿真波形图和输出结果。
随后，使用Synplify Pro对源码进行综合，生成RTL（Register Transfer Level）网表。这一步是为了将高级语言描述的逻辑转换成硬件描述语言，以便于硬件实现。借助QuartusII进行后仿真，进一步验证设计的功能，并分析资源占用情况。通过功能仿真图和时序仿真图，可以直观地看到计时器在不同条件下的行为，而资源占用分析则有助于优化设计，减少硬件成本。
在实验中，可能会遇到仿真波形异常的问题，如测试代码中的时间节点超出运行环境限制。这需要对clr、set信号的切换时间和clk的时钟周期进行调整，以确保仿真结果的准确性。通过不断地调试和改进，才能得到满足要求的计时器设计。
这个FPGA技术实验不仅锻炼了学生们的逻辑设计能力，还让他们掌握了FPGA开发工具的使用，体验了从概念到硬件实现的完整过程。通过实际操作，学生能够更深刻地理解数字逻辑、时序控制以及FPGA在系统设计中的作用。
