FPGA——UARTRxVerilog程序设计资源-CSDN下载

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UART

FPGA

需积分: 50 168 浏览量 2018-06-12 21:23:32 上传评论 2 收藏 3.33MB RAR 举报

UART（通用异步接收发送器）是嵌入式系统中常用的一种串行通信接口，它在FPGA（现场可编程门阵列）设计中扮演着重要角色。本教程将聚焦于如何使用Verilog语言设计一个FPGA UART Rx（接收器）模块，以便从PC通过RS232串口接收数据，并在数码管上显示。了解UART的基本原理至关重要。UART是一种异步通信协议，不依赖时钟信号同步，而是通过起始位、数据位、奇偶校验位和停止位来确保数据的正确传输。典型的配置包括8位数据位、1位停止位和无或奇偶校验位。在FPGA中实现UART Rx，你需要关注以下关键组件： 1. **波特率发生器**：波特率决定了数据的传输速率，是串口通信的基础。你需要计算出与PC端相同的波特率，这通常通过分频器实现，如用主时钟频率除以预设值得到。 2. **串行到并行转换器（Serial-to-Parallel，S2P）**：UART Rx接收到串行数据后，需要将其转换为并行格式以供内部处理。S2P模块根据波特率时钟逐位接收数据，并在适当的时间将数据加载到并行寄存器中。 3. **帧同步**：为了正确接收数据，需要检测起始位和停止位。一旦检测到起始位，开始读取数据位，直到检测到停止位。 4. **数据校验**：根据配置，可能需要进行奇偶校验。如果设置为奇偶校验，接收器会检查数据位加上起始位和停止位后的奇偶性是否与约定一致。 5. **数码管驱动逻辑**：接收到并行数据后，需要将其格式化以驱动数码管显示。数码管可能需要7段译码器和位操作来显示接收到的ASCII字符。在Verilog中，可以创建以下结构： ```verilog module UART_RX ( input wire clk, // 主时钟 input wire reset_n, // 复位信号 input wire serial_in, // 串行输入数据 output reg [7:0] data_out, // 接收数据输出 output reg display_data_valid // 数据有效标志 ); // ... 波特率发生器，串行到并行转换器，帧同步，数据校验等逻辑 ... endmodule ``` 在实际设计中，你需要详细定义每个部分的逻辑，并考虑边缘检测、状态机等设计元素以确保正确处理串行数据流。同时，数码管驱动逻辑会根据你的硬件接口进行定制。对于测试，可以使用像`test_UART.v`这样的测试激励文件，模拟串行输入数据并验证接收器是否正确解析和显示。测试过程中，可以逐步增加复杂性，例如模拟不同波特率、错误数据和不同字符集。将设计综合并下载到FPGA板上，通过RS232连接PC和FPGA板，使用串口调试助手发送数据。观察数码管显示的字符，确认UART Rx功能正常工作。设计FPGA中的UART Rx涉及多个通信协议和硬件接口的理解，以及Verilog编程技巧的运用。这个过程不仅可以提高你的数字逻辑设计能力，还能够加深对异步通信的理解。

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FPGA——UART Rx Verilog程序设计（122个子文件）

test_UART.root_partition.cmp.ammdb 597B

test_UART.vpr.ammdb 590B

test_UART.map.ammdb 138B

rx_control_module.v.bak 1KB

tx_control_module.v.bak 1KB

rx_bps_module.v.bak 458B

detect_module.v.bak 458B

top.v.bak 102B

test_UART.v.bak 56B

test_UART.cmp.bpm 691B

test_UART.map.bpm 646B

test_UART.cmp.cdb 29KB

test_UART.root_partition.cmp.cdb 13KB

test_UART.rtlv_sg.cdb 10KB

test_UART.map.cdb 10KB

test_UART.root_partition.map.cdb 9KB

test_UART.sgdiff.cdb 9KB

test_UART.(2).cnf.cdb 5KB

test_UART.(3).cnf.cdb 4KB

test_UART.(4).cnf.cdb 2KB

test_UART.(0).cnf.cdb 2KB

test_UART.map_bb.cdb 2KB

test_UART.root_partition.map.hbdb.cdb 1KB

test_UART.rtlv_sg_swap.cdb 1KB

test_UART.(1).cnf.cdb 939B

test_UART.root_partition.map.reg_db.cdb 370B

test_UART.cdf 343B

logic_util_heursitic.dat 9KB

test_UART.db_info 155B

test_UART.tiscmp.slow_1200mv_0c.ddb 173KB

test_UART.tiscmp.slow_1200mv_85c.ddb 173KB

test_UART.tiscmp.fast_1200mv_0c.ddb 172KB

test_UART.tiscmp.fastest_slow_1200mv_85c.ddb 123KB

test_UART.tiscmp.fastest_slow_1200mv_0c.ddb 123KB

test_UART.asm_labs.ddb 30KB

test_UART.tis_db_list.ddb 250B

test_UART.pti_db_list.ddb 192B

test_UART.root_partition.cmp.dfp 33B

test_UART.done 26B

test_UART.root_partition.map.dpi 989B

test_UART.root_partition.map.hbdb.hb_info 46B

test_UART.cmp.hdb 14KB

test_UART.root_partition.cmp.hdb 14KB

test_UART.root_partition.map.hdb 13KB

test_UART.map.hdb 13KB

test_UART.root_partition.map.hbdb.hdb 13KB

test_UART.pre_map.hdb 13KB

test_UART.rtlv.hdb 12KB

test_UART.sgdiff.hdb 12KB

test_UART.map_bb.hdb 9KB

test_UART.(3).cnf.hdb 2KB

test_UART.(0).cnf.hdb 1KB

test_UART.(2).cnf.hdb 1KB

test_UART.(4).cnf.hdb 856B

test_UART.(1).cnf.hdb 664B

test_UART.hier_info 7KB

test_UART.hif 655B

test_UART.cycloneive_io_sim_cache.31um_ff_1200mv_0c_fast.hsd 729KB

test_UART.cycloneive_io_sim_cache.31um_ss_1200mv_85c_slow.hsd 724KB

test_UART.cycloneive_io_sim_cache.31um_ss_1200mv_0c_slow.hsd 722KB

test_UART.lpc.html 1KB

test_UART.cmp.idb 15KB

test_UART.ipinfo 178B

test_UART.jdi 228B

test_UART.map.kpt 2KB

test_UART.root_partition.map.kpt 2KB

test_UART.cmp_merge.kpt 225B

test_UART.cmp.kpt 220B

test_UART.root_partition.cmp.kpt 218B

test_UART.cmp.logdb 12KB

test_UART.root_partition.cmp.logdb 4B

test_UART.map_bb.logdb 4B

test_UART.map.logdb 4B

test_UART.pin 57KB

prev_cmp_test_UART.qmsg 52KB

test_UART.fit.qmsg 19KB

test_UART.sta.qmsg 18KB

test_UART.map.qmsg 11KB

test_UART.asm.qmsg 2KB

test_UART.rpp.qmsg 2KB

test_UART.qpf 1KB

test_UART.qsf 4KB

test_UART.root_partition.cmp.rcfdb 13KB

test_UART.sta.rdb 25KB

test_UART.cmp.rdb 24KB

test_UART.routing.rdb 13KB

test_UART.asm.rdb 1KB

test_UART.map.rdb 1KB

test_UART.lpc.rdb 509B

test_UART.pplq.rdb 247B

README 653B

test_UART.sta.rpt 253KB

test_UART.fit.rpt 199KB

test_UART.map.rpt 26KB

test_UART.flow.rpt 8KB

test_UART.asm.rpt 7KB

test_UART.atom.rvd 15KB

test_UART.atom_map.rvd 13KB

test_UART.sgate.rvd 10KB

共 122 条

+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +-----------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +-----------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; m4 ; 11 ; 0 ; 0 ; 0 ; 11 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m2 ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m3 ; 6 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; m1 ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; +-----------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+

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