AXI内部总线原理详解.docx

AXI内部总线原理详解 AXI（Advanced eXtensible Interface）是一种高级可扩展接口协议，由 ARM 公司提出。AXI4.0 是 AMBA4.0 中的主要协议，包括 AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream 四种协议。 AXI4.0 协议的主要特点是用于控制器内部通信，而不是外部总线协议。例如，STM32 中外设与 CPU 之间的通信，就需要通过内部协议来访问。ZYNQ 的 PS 与 PL 交互也属于控制器内部通信，Xilinx 选择了 AXI4.0 协议作为他们的交互协议。 AXI4.0 协议家族中包括三种协议：AXI4.0-full、AXI4.0-lite、AXI4.0-stream。AXI4.0-lite 是 AXI4.0-full 的简化版，用于简单、低吞吐量的内存映射通信。AXI4.0-full 用于高性能内存映射需求，包含突发控制信号，可以进行突发传输。AXI4.0-stream 用于高速流数据，用于数据流传送，允许无限制的数据突发传输规模。 AXI4.0 协议在 ZYNQ 中的应用场景包括：AXI4.0-lite 主要用于内核和外设寄存器之间的通信，AXI4.0-full 主要用于往 DDR 或者 OCM 中写入大量数据时使用，AXI4.0-stream 主要用于往 FIFO 等没有地址的数据缓冲区传送大量数据时使用。 AXI4.0 协议的工作机制包括五个独立的协议通道：读地址通道（AR）、读数据通道（R）、写地址通道（AW）、写数据通道（W）和写应答通道（B）。每个通道都有一个握手机制来实现信息的传递。握手机制采用 VALID/READY 机制，来实现双向流控机制。VALID 信号表示发送方已经将数据、地址或者控制信息已经就绪，并保持于消息总线上。READY 信号表示接收方已经做好接收的准备。当双方的 VALID/READY 信号同时为高，在时钟 ACLK 上升沿，完成一次数据传输。 VALID/READY 机制有三种情况：第一种情况是发送方 READY 信号为高，接收方 VALID 信号为高，表示发送方已经准备好发送数据，接收方已经准备好接收数据。第二种情况是发送方 READY 信号为低，接收方 VALID 信号为高，表示发送方没有准备好发送数据，接收方已经准备好接收数据。第三种情况是发送方 READY 信号为高，接收方 VALID 信号为低，表示发送方已经准备好发送数据，接收方没有准备好接收数据。 AXI4.0 协议是一种高性能的内部总线协议，广泛应用于 ZYNQ 平台的 PS 与 PL 交互中。理解 AXI4.0 协议的工作机制，可以帮助我们更好地设计和实现高性能的系统。