fpgaDDS信号发生器_v2.1资源-CSDN下载

共444个文件

cdb：93个

hdb：91个

tdf：37个

需积分: 16 89 浏览量 2018-05-18 02:18:22 上传评论 4 收藏 6.8MB ZIP 举报

"FPGA DDS 信号发生器_v2.1"是一款基于FPGA（Field-Programmable Gate Array）技术设计的数字直接合成（Direct Digital Synthesis，简称DDS）设备，它能够生成双路信号，每一路的幅度、相位和频率都可以独立调整，具有高度灵活性和精确控制能力。DDS技术在现代电子系统中广泛应用于信号产生、通信测试、雷达系统以及科研等领域。 DDS的核心原理是通过高速数模转换器（DAC）将高分辨率的数字频率合成器产生的数字信号转换为模拟信号。在这个过程中，相位累加器是DDS的关键组件，它负责对输入的频率控制字进行累加，累加结果用于索引查找表（ROM或RAM），查找表内存储了预先计算好的正弦波样点，输出的连续样点经过DAC转换即形成所需的模拟波形。在"FPGA DDS 信号发生器_v2.1"中，FPGA作为可编程逻辑器件，承担了处理相位累加器、查找表、控制逻辑等任务。FPGA的优势在于其硬件可编程性，可以根据需求快速重构逻辑电路，实现高性能和低延迟的信号生成。双路输出设计意味着该DDS信号发生器可以同时产生两个独立的信号，这对需要多通道同步的系统非常有用，如射频测试系统中的双频源或者双载波调制等应用。每个通道的幅度、相位和频率可调，这使得它能模拟各种复杂的信号组合，为研发和调试提供便利。幅值调节通常通过改变查找表输出的幅度系数实现，可以实现从最小到最大幅度的线性变化。相位调节则通过改变相位累加器的初始值或频率控制字来完成，从而实现相位的平滑连续变化。频率调整则是通过改变输入到相位累加器的频率控制字来实现，频率与控制字成正比关系。此外，占空比调节对于脉冲信号尤其重要，它可以改变信号的高电平和低电平持续时间的比例，这对于模拟不同类型的脉冲信号，如PWM（Pulse Width Modulation）信号或数字信号的时序调整十分有用。 "FPGA DDS 信号发生器_v2.1"是利用FPGA的灵活性和高性能，结合DDS技术，实现了一款功能强大的双路信号发生器。它在工程应用中提供了丰富的信号配置选项，满足了各种复杂信号生成的需求。通过DA文件的详细设计和实现，用户可以深入理解并定制这款设备，以适应特定的项目需求。

资源推荐

资源详情

资源评论

收起资源包目录

fpga DDS 信号发生器_v2.1 （444个子文件）

_info 2KB

_vmake 29B

adda_test.vpr.ammdb 3KB

adda_test.autos_3e921.cmp.ammdb 2KB

adda_test.root_partition.cmp.ammdb 1KB

adda_test.autoh_e40e1.cmp.ammdb 594B

adda_test.map.ammdb 129B

dac_top.v.bak 6KB

adda_test.qsf.bak 2KB

DDS_Module.v.bak 1KB

adda_test.v.bak 784B

adda_test_run_msim_rtl_verilog.do.bak 601B

ccr_control.v.bak 570B

dds_module_tb.v.bak 536B

dac_top_tb.v.bak 491B

dac_packaged.v.bak 378B

ccr_control_tb.v.bak 338B

dac_packaged_tb.v.bak 294B

pwm_gen_tb.v.bak 275B

detla_phase.v.bak 100B

pwm_gen.v.bak 69B

adda_test_run_msim_rtl_verilog.do.bak1 601B

adda_test_run_msim_rtl_verilog.do.bak10 1002B

adda_test_run_msim_rtl_verilog.do.bak11 1KB

adda_test_run_msim_rtl_verilog.do.bak2 858B

adda_test_run_msim_rtl_verilog.do.bak3 858B

adda_test_run_msim_rtl_verilog.do.bak4 858B

adda_test_run_msim_rtl_verilog.do.bak5 858B

adda_test_run_msim_rtl_verilog.do.bak6 858B

adda_test_run_msim_rtl_verilog.do.bak7 858B

adda_test_run_msim_rtl_verilog.do.bak8 858B

adda_test_run_msim_rtl_verilog.do.bak9 1002B

adda_test.map.bpm 9KB

adda_test.cmp.bpm 9KB

adda_test.cmp.cdb 209KB

adda_test.map.cdb 66KB

adda_test.autos_3e921.cmp.cdb 56KB

adda_test.autos_3e921.map.cdb 42KB

adda_test.(15).cnf.cdb 23KB

adda_test.root_partition.cmp.cdb 21KB

adda_test.rtlv_sg.cdb 19KB

adda_test.(70).cnf.cdb 19KB

adda_test.autoh_e40e1.cmp.cdb 17KB

adda_test.root_partition.map.cdb 15KB

adda_test.autoh_e40e1.map.cdb 15KB

adda_test.(61).cnf.cdb 15KB

adda_test.(24).cnf.cdb 12KB

adda_test.(66).cnf.cdb 9KB

adda_test.(13).cnf.cdb 8KB

adda_test.(1).cnf.cdb 6KB

adda_test.(19).cnf.cdb 6KB

adda_test.(63).cnf.cdb 5KB

adda_test.(33).cnf.cdb 5KB

adda_test.(57).cnf.cdb 5KB

adda_test.(14).cnf.cdb 4KB

adda_test.(28).cnf.cdb 4KB

adda_test.(46).cnf.cdb 4KB

adda_test.(39).cnf.cdb 4KB

adda_test.(47).cnf.cdb 4KB

adda_test.(52).cnf.cdb 4KB

adda_test.(16).cnf.cdb 4KB

adda_test.(11).cnf.cdb 4KB

adda_test.(37).cnf.cdb 4KB

adda_test.(41).cnf.cdb 4KB

adda_test.(4).cnf.cdb 3KB

adda_test.(60).cnf.cdb 3KB

adda_test.(38).cnf.cdb 3KB

adda_test.(48).cnf.cdb 3KB

adda_test.(20).cnf.cdb 3KB

adda_test.rtlv_sg_swap.cdb 3KB

adda_test.(50).cnf.cdb 3KB

adda_test.(27).cnf.cdb 3KB

adda_test.(62).cnf.cdb 3KB

adda_test.(71).cnf.cdb 3KB

adda_test.(49).cnf.cdb 3KB

adda_test.(25).cnf.cdb 3KB

adda_test.(10).cnf.cdb 3KB

adda_test.(0).cnf.cdb 3KB

adda_test.(35).cnf.cdb 3KB

adda_test.(18).cnf.cdb 3KB

adda_test.(23).cnf.cdb 2KB

adda_test.(30).cnf.cdb 2KB

adda_test.(74).cnf.cdb 2KB

adda_test.(44).cnf.cdb 2KB

adda_test.(55).cnf.cdb 2KB

adda_test.map_bb.cdb 2KB

adda_test.(26).cnf.cdb 2KB

adda_test.(56).cnf.cdb 2KB

adda_test.(7).cnf.cdb 2KB

adda_test.(53).cnf.cdb 2KB

adda_test.(69).cnf.cdb 2KB

adda_test.(8).cnf.cdb 2KB

adda_test.(5).cnf.cdb 2KB

adda_test.(2).cnf.cdb 2KB

adda_test.(22).cnf.cdb 2KB

adda_test.(17).cnf.cdb 2KB

adda_test.(29).cnf.cdb 2KB

adda_test.(75).cnf.cdb 2KB

adda_test.(65).cnf.cdb 2KB

adda_test.(59).cnf.cdb 2KB

共 444 条

+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +----------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +----------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; comb_64 ; 3 ; 5 ; 0 ; 5 ; 8 ; 5 ; 5 ; 5 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; dac1|dds_address ; 46 ; 8 ; 0 ; 8 ; 13 ; 8 ; 8 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; dac1|RomJagger|altsyncram_component|auto_generated ; 13 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; dac1|RomJagger ; 13 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; dac1|RomSqure|altsyncram_component|auto_generated ; 13 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; dac1|RomSqure ; 13 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; dac1|Romsin|altsyncram_component|auto_generated ; 13 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; dac1|Romsin ; 13 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; dac1 ; 5 ; 0 ; 0 ; 0 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; +----------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+

评论收藏

内容反馈