CL1680/GAD7980/AD7980 cfg （verilog hdl）

本资源是使用verilog hdl语言编写的CL1680/GAD7980/AD7980的控制时序的配置代码，实现器件的采集功能，可灵活设置sck速率，精简采集时序，读写接口时序简单。并且输出数据接口兼容AXIS接口时序。