Sketch-Navigator：适用于Sketch的Artboard导航（具有自动完成功能）资源-CSDN下载

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IODelayTapDataMan : IODelayTapDataAuto; //***********************************************************************************************// IBUFDS #( .DIFF_TERM("TRUE"), // Differential Termination .IBUF_LOW_PWR("FALSE"), // Low power="TRUE", Highest performance="FALSE" .IOSTANDARD("LVDS_25") // Specify the input I/O standard ) IBUFDS_inst ( .O(DataRx_IBUFDS), // Buffer output .I(DataRx_p), // Diff_p buffer input (connect directly to top-level port) .IB(DataRx_n) // Diff_n buffer input (connect directly to top-level port) ); // (* IODELAY_GROUP = <iodelay_group_TL> *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL IDELAYE2 #( .CINVCTRL_SEL("FALSE"), // Enable dynamic clock inversion (FALSE, TRUE) .DELAY_SRC("IDATAIN"), // Delay input (IDATAIN, DATAIN) .HIGH_PERFORMANCE_MODE("TRUE"), // Reduced jitter ("TRUE"), Reduced power ("FALSE") .IDELAY_TYPE("VAR_LOAD"), // FIXED, VARIABLE, VAR_LOAD, VAR_LOAD_PIPE .IDELAY_VALUE(0), // Input delay tap setting (0-31) .PIPE_SEL("FALSE"), // Select pipelined mode, FALSE, TRUE .REFCLK_FREQUENCY(400.0), // IDELAYCTRL clock input frequency in MHz (190.0-210.0, 290.0-310.0). .SIGNAL_PATTERN("DATA") // DATA, CLOCK input signal ) IDELAYE2_inst ( .CNTVALUEOUT(IODelayTapDataOut), // 5-bit output: Counter value output .DATAOUT(DataRx_IDELAYE2), // 1-bit output: Delayed data output .C(Clk_Stream), // 1-bit input: Clock input .CE(1'b0), // 1-bit input: Active high enable increment/decrement input .CINVCTRL(1'b0), // 1-bit input: Dynamic clock inversion input .CNTVALUEIN(IODelayTapDataIn), // 5-bit input: Counter value input .DATAIN(), // 1-bit input: Internal delay data input .IDATAIN(DataRx_IBUFDS), // 1-bit input: Data input from the I/O .INC(1'b0), // 1-bit input: Increment / Decrement tap delay input .LD(1'b1), // 1-bit input: Load IDELAY_VALUE input .LDPIPEEN(1'b0), // 1-bit input: Enable PIPELINE register to load data input .REGRST(1'b0) // 1-bit input: Active-high reset tap-delay input ); IDDR #( .DDR_CLK_EDGE("SAME_EDGE_PIPELINED"), // "OPPOSITE_EDGE", "SAME_EDGE" or "SAME_EDGE_PIPELINED" --<Q1><Q1> "SAME_EDGE_PIPELINED" --<Q1><Q1> "SAME_EDGE" .INIT_Q1(1'b0), // Initial value of Q1: 1'b0 or 1'b1 --<Q2><Q2> --<Q2><Q2> .INIT_Q2(1'b0), // Initial value of Q2: 1'b0 or 1'b1 .SRTYPE("ASYNC") // Set/Reset type: "SYNC" or "ASYNC" ) IDDR_inst ( .Q1(DataRx_IDDR[0]), // 1-bit output for positive edge of clock .Q2(DataRx_IDDR[1]), // 1-bit output for negative edge of clock .C(ClkRx_Bit), // 1-bit clock input .CE(1'b1), // 1-bit clock enable input .D(DataRx_IDELAYE2), // 1-bit DDR data input .R(Rst_Stream), // 1-bit reset .S(1'b0) // 1-bit set ); //***********************************************************************************************// always@(posedge ClkRx_Bit) begin BitMode_q <= BitMode; case(BitMode_q) 2'b00: begin LoadParallelCnt = 3'd4; DataRxBitEnable = 12'b111111110000; end 2'b01: begin LoadParallelCnt = 3'd5; DataRxBitEnable = 12'b111111111100; end 2'b10: begin LoadParallelCnt = 3'd6; DataRxBitEnable = 12'b111111111111; end default: begin LoadParallelCnt = 3'd6; DataRxBitEnable = 12'b111111111111; end endcase end //--------------------------------------------------------------------------// always@(posedge ClkRx_Bit) begin DataRx_IDDR_d <= DataRx_IDDR; if (BitToggleFlag == 1'b0) begin DataRx <= {DataRx_IDDR[0],DataRx_IDDR[1]}; end else begin DataRx <= {DataRx_IDDR_d[1],DataRx_IDDR[0]}; end end //--------------------------------------------------------------------------// always@(posedge ClkRx_Bit) begin ShiftDataRx <= {DataRx[0],DataRx[1],ShiftDataRx[11:2]}; LoadParallel_d <= LoadParallel; DataRxPar_i_d <= DataRxPar_i; if (BitSlip_RE == 1'b1) begin ShiftCnt <= ShiftCnt; LoadParallel <= 1'b0; end else begin if (ShiftCnt == LoadParallelCnt - 1'b1) begin ShiftCnt <= 3'd0; LoadParallel <= 1'b1; DataRxPar_i <= ShiftDataRx & DataRxBitEnable; end else begin ShiftCnt <= ShiftCnt + 3'd1; LoadParallel <= 1'b0; end end end //--------------------------------------------------------------------------// fifo_serdes_w16_d16 inst_fifo_serdes_w16_d16( .rst (Rst_Stream ), .wr_clk (ClkRx_Bit ), .rd_clk (Clk_Stream ), .din (DataRxPar_i_d ), .wr_en (LoadParallel_d ), .rd_en (StreamFifo_Rd ), .dout (StreamFifo_Data ), .full ( ), .empty (StreamFifo_Empty ), .valid (StreamFifo_Valid ) ); //--------------------------------------------------------------------------// always@(posedge Clk_Stream) begin if(StreamFifo_Empty == 1'b0) begin StreamFifo_Rd <= 1'b1; end else begin StreamFifo_Rd <= 1'b0; end case(BitMode) 2'b00: begin Stream_Data_i <= {4'b0000,StreamFifo_Data[11:4]}; end 2'b01: begin Stream_Data_i <= {2'b00,StreamFifo_Data[11:2]}; end 2'b10: begin Stream_Data_i <= StreamFifo_Data; end default: begin Stream_Data_i <= StreamFifo_Data; end endcase Stream_Valid_i <= StreamFifo_Valid; Stream_Valid <= Stream_Valid_i; Stream_Data <= Stream_Data_i; end //--------------------------------------------------------------------------// always@(posedge Clk_Stream) begin BitToggle_d <= BitToggle; BitToggle_d2 <= BitToggle_d; if ((BitToggle_d == 1'b1)&&(BitToggle_d2 == 1'b0)) begin src_BitToggleFlag <= ~src_BitToggleFlag; end BitSlip_d <= BitSlip; BitSlip_d2 <= BitSlip_d; if ((BitSlip_d == 1'b1)&&( BitSlip_d2 == 1'b0)) begin src_BitSlip_RE <= 1'b1; end else begin src_BitSlip_RE <= 1'b0; end end xpm_cdc_pulse #( .DEST_SYNC_FF(4), // DECIMAL; range: 2-10 .INIT_SYNC_FF(0), // DECIMAL; 0=disable simulation init values, 1=enable simulation init values .REG_OUTPUT(1), // DECIMAL; 0=disable registered output, 1=enable registered output .RST_USED(0), // DECIMAL; 0=no reset, 1=implement reset .SIM_ASSERT_CHK(0) // DECIMAL; 0=disable simulation messages, 1=enable simulation messages ) xpm_cdc_pulse_inst ( .dest_pulse(BitSlip_RE), // 1-bit output: Outputs a pulse the size of one dest_clk period when a pulse // transfer is correctly initiated on src_pulse input. This output is // combinatorial unless REG_OUTPUT is set to 1. .dest_clk(ClkRx_Bit), // 1-bit input: Destination clock. .dest_rst(), // 1-bit input: optional; required when RST_USED = 1 .src_clk(Clk_Stream), // 1-bit input: Source clock. .src_pulse(src_BitSlip_RE), // 1-bit input: Rising edge of this signal initiates a pulse transfer to the // destination clock domain. The minimum gap between each pulse transfer must be // at the minimum 2*(larger(src_clk period, dest_clk period)). This is measured // between the falling edge of a src_pulse to the rising edge of the next // src_pulse. This minimum gap will guarantee that each rising edge of src_pulse // will generate a pulse the size of one dest_clk period in the destination // clock domain. When RST_USED = 1, pulse transfers will not be guaranteed while // src_rst and/or dest_rst are asserted. .src_rst() // 1-bit input: optional; required when RST_USED = 1 ); //--------------------------------------------------------------------------// xpm_cdc_single #( .DEST_SYNC_FF(4), // DECIMAL; range: 2-10 .INIT_SYNC_FF(0), // DECIMAL; 0=disable simulation init values, 1=enable simulation init values .SIM_ASSERT_CHK(0), // DECIMAL; 0=disable simulation messages, 1=enable simulation messages .SRC_INPUT_REG(1) // DECIMAL; 0=do not register input, 1=register input ) xpm_cdc_single_inst ( .dest_out(BitToggleFlag), // 1-bit output: src_in synchronized to the destination clock domain. This output is // registered. .dest_clk(ClkRx_Bit), // 1-bit input: Clock signal for the destination clock domain. .src_clk(Clk_Stream), // 1-bit input: optional; required when SRC_INPUT_REG = 1 .src_in(src_BitToggleFlag) // 1-bit input: Input signal to be synchronized to dest_clk domain. ); //--------------------------------------------------------------------------// BitAlign inst_BitAlign( .Clk (Clk_Stream), .Reset (Rst_Stream), .data_par (Stream_Data_i), .Cmd_Bit_Align (Cmd_Align), .Ack_Bit_Align (Ack_Align), .edge_s (edge_s), .loc_eye_sam (), .idelay_valuein (IODelayTapDataAuto) ); endmodule

<think>我们分析一下这段代码如何实现按字节对齐的。代码实现了一个串并转换器（Serdes），将......

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Sketch-Navigator-master.zip （17个子文件）

Sketch-Navigator-master

yarn.lock 126KB

LICENSE.txt 1KB

src

manifest.json 580B

lib

SketchDocumentTree.js 2KB

SketchConfig.js 618B

SketchNavigator.js 3KB

commands.js 146B

CHANGELOG.txt 73B

assets

icon.png 431B

webpack.skpm.config.js 519B

README.md 2KB

resources

webview.js 614B

webview.css 314B

webview.html 285B

.gitignore 112B

package-lock.json 246KB

package.json 801B

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