内置 FIFO 的 UART 设计与实现
一、程序（加批注）
library ieee; --U1：RSR
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity RSR is
port(reset:in std_logic;
rx:in std_logic;
clk:in std_logic;
rx_data:out std_logic_vector(7 downto 0);
rx_int:out std_logic);
end entity;
architecture arc of RSR is
signal shifter:std_logic_vector(7 downto 0);
signal bitstate:integer range 0 to 10:=0;
begin
process(clk,reset,rx) --接收进程
begin
if(reset='1') then --复位信号
bitstate<=0;
shifter<="ZZZZZZZZ";
elsif(rising_edge(clk)) then
if(bitstate=0) then --状态 0 判断有没有数据输入
if(rx='0') then
bitstate<=bitstate+1;
end if;
elsif(bitstate=9) then --状态 9 数据接收完成
bitstate<=0;
else --其他状态接收 1-8 为数据，停止位不检查
shifter(0)<=rx;
shifter(7 downto 1)<=shifter(6 downto 0);
bitstate<=bitstate+1;
end if;
end if;
end process;
process(clk,reset) --输出进程
begin
if(reset='1') then
