eetop.cn-A-5-nm-60-GS-s-7b-64-Way-Time-Interleaved-Partial-Loop-...

内容概要：本文介绍了一款采用非二进制部分展开（partial loop unrolled, LU）逐次逼近寄存器（SAR）子模数转换器（SubADC）架构的60-GS/s、7位、64路时间交织（TI）模数转换器（ADC）。这款ADC集成有模拟前端（AFE），在5纳米工艺下实现了高达35.2 dB的信噪比（SNDR），适用于高达32 GHz的输入频率。设计中引入了多种校准技术，特别是针对比较器偏移失配的背景校准，无需额外的模拟硬件开销。此外，该设计优化了噪声与功耗之间的权衡，降低了校准过程中对模拟模块重新配置的需求，从而减少了校准功耗。 适合人群：从事高速通信系统设计的工程师和技术研究人员，尤其是对模数转换器（ADC）设计和优化感兴趣的读者。 使用场景及目标：①适用于需要高采样率和高带宽的光通信应用；②旨在解决高速ADC设计中的噪声、功耗和偏移失配等问题；③通过创新的架构和校准技术提高ADC的整体性能，特别是在高频段的应用中。 其他说明：该设计采用了部分展开的SAR架构，将前四个最高有效位（MSB）通过展开方式实现，后四个最低有效位（LSB）则采用传统SAR方法。这种混合架构不仅提高了速度和效率，还通过冗余DAC减轻了噪声的影响。此外，该设计还利用了并行的二进制偏置DAC来校准64个子ADC和八个跟踪保持（TH）单元的偏移失配，确保了系统的稳定性和精度。整个系统包括AFE、ADC及其辅助电路的总功耗为109.3 mW，供电电压为0.9 V。该设计在5纳米FinFET工艺下的芯片面积仅为0.151平方毫米，展示了出色的功率效率和性能表现。