eetop.cn-Delay-lines-jitter-modeling-and-efficiency-analysis-in-...

内容概要：本文提出了一种用于分析FinFET技术中并联电容器延迟线（SC）和电流饥饿延迟线（CS）抖动的简单解析模型。模型考虑了布局电阻和电容效应、闪烁噪声以及栅极电阻噪声，这些因素在FinFET技术中不可忽视。通过在5nm技术下设计原型验证了模型的有效性，最大误差为15%。此外，文章比较了两种延迟线的效率，特别是分析了电容负载调谐范围对SC延迟线效率的影响，显示了这一参数在设计选择中的重要性。 适合人群：具有电子工程背景的研究人员和工程师，尤其是从事时钟分配网络、模数转换器（ADC）设计的专业人士。 使用场景及目标：①研究FinFET技术中延迟线抖动建模方法；②评估SC和CS延迟线在不同条件下的性能表现；③优化延迟线设计以降低抖动并提高电路效率。 其他说明：本文不仅提供了理论模型，还通过实际设计和仿真验证了模型的准确性。研究结果表明，在相同条件下，CS延迟线比SC延迟线更高效，但SC延迟线的效率对电容负载调谐范围非常敏感。设计者应根据具体需求和技术参数选择合适的延迟线拓扑，并注意早期设计阶段的关键参数优化。