Quartus II 调试Error和Warning及解决办法

Quartus II 调试 Error 和 Warning 及解决办法 在 Quartus II 中，调试 Error 和 Warning 是非常常见的现象，了解这些错误和警告的原因和解决方法是非常重要的。下面我们将对这些错误和警告进行详细的解释和分析。 1. Found clock-sensitive change during active clock edge at time <time> on register "<name>" 这个错误是由于在 vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化，而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。解决方法是编辑 vector source file。 2. Verilog HDL assignment warning at <location>: truncated value with size <number> to match size of target (<number> 这个警告是由于在 HDL 设计中对目标的位数进行了设定，如：reg[4:0] a;而默认为 32 位，将位数裁定到合适的大小。如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数。 3. All reachable assignments to data_out(10) assign '0', register removed by optimization 这个警告是由于经过综合器优化后，输出端口已经不起作用了。解决方法是检查输出端口的定义是否正确。 4. Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results 这个警告是由于第 9 脚，空或接地或接上了电源。解决方法是检查输出端口的定义是否正确，有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些 warning。 5. Found pins functioning as undefined clocks and/or memory enables 这个警告是由于你作为时钟的 PIN 没有约束信息。可以对相应的 PIN 做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如 flip-flop 的 clk 管脚，而此管脚没有时钟约束，因此 QuartusII把“clk”作为未定义的时钟。解决方法是如果 clk 不是时钟，可以加“not clock”的约束；如果是，可以在 clock setting 当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改：Assignments>Timing analysis settings...>Individual clocks...>... 6. Timing characteristics of device EPM570T144C5 are preliminary 这个警告是由于 MAXII 是比较新的元件在 QuartusII 中的时序并不是正式版的，需要等 Service Pack。解决方法是只影响 Quartus 的 Waveform。 7. Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled 这个警告是由于PLL 偏移分析未启用。解决方法是将 setting 中的 timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency 中的 on 改成 OFF。 8. Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]" 这个错误是由于违反了 steup/hold 时间，应该是后仿真，看看波形设置是否和时钟沿符合 steup/hold 时间。解决方法是在中间加个寄存器可能可以解决问题。 9. warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay 这个警告是由于时钟抖动大于数据延时，当时钟很快，而 if 等类的层次过多就会出现这种问题，但这个问题多是在器件的最高频率中才会出现。解决方法是setting-->timing Requirements&Options-->Default required fmax 改小一些，如改到50MHZ。 10. Design contains <number> input p 这个警告是由于设计中包含了多个输入端口。解决方法是检查设计中的输入端口定义是否正确。 这些错误和警告都是在 Quartus II 中常见的现象，了解它们的原因和解决方法是非常重要的，以便更好地进行 FPGA 设计和开发。