Concepto
Esta memoria estáoriginalmente basada en
memorias tipo (Graphics Double Data Rate)
¨GDDR¨ está compuesto por un
microcontrolador a nivel de litografía de 32 bits
que maneja ECC y funciones base de gestión
como de regulación de voltaje y clasificación de
tipos de volúmenes de datos sean estos
datos,sonido o imágenes. También puede
gestionar las filas e hileras de la memoria y se
encarga de la no colisión del array/matriz
4.
Objetivos y Filosofía.
Elobjetivo Original de esta memoria es
alcanzar velocidades Ultra rápidas con
con consumo relativamente muy bajo de
energía así también lograr latencias
ultra bajas de 2 a 4 ns y maximizar la
eficiencia de acceso a los datos en
tiempo real. La filosofía de este diseño
es Descentralización autónoma y ultra
eficiente de datos críticos en tiempo real.
5.
Detalles (Origen yConcepto)
Esta memoria no solo está basada en ¨GDDR¨sino también en
tecnología HBM inspirándose en un diseño de memoria más
rápido con menos latencia pero mucho más económico de
producir. superando y mejorando muchos aspectos de la
memoria convencional de toda la vida como división de tareas
en chips independientes y gestión de terceros para E/S
(hardware delegado) y la ferviente necesidad de entregar datos
sólidos sin tener que dar tantas vueltas por culpa de la
corrupción de datos o sistemas no escalables internamente. Asi
como tambien tener chips más longevos y capaces con el
tiempo.
6.
Detalles
Como funcionaria ?Se toma de base la función de los tipos de memoria ya mencionados
pero mejorando más el cómo funcionan. en este caso la inspiración de y si mejor usar
memoria estampada sensible a cambios eléctricos controlados como los DVD? pero en vez
de solo escribir una vez poder hacerlo millones de veces por segundo en un ambiente
libre de oxígeno como una memoria ! puede ser incluso más rápido y eficiente al
acercarse a las memorias holográficas en este aspecto. Pero cómo controlar el cómo leer
y escribir en él sin un láser o carril electrónico? fácil se implementa un mosaico o límites
que sirvan de controladores y conectores de todo el ¨Mar de Datos¨ en su interior y les
permita acceder a estos por coordenadas teniendo acceso a los datos en nanosegundos
de manera paralela con las simple cuestión de no colisionar.
7.
Detalles (Funcionamiento)
En estaparte se ve un módulo de
VRAM con esta composición y
explicare el funcionamiento del marco,
Este marco sirve como conector entre
todas las pistas del ¨Mar de datos¨y
leer y escribir los datos en él siendo
este el intermediario entre los datos y
la organización electrónica necesaria
sin apilar filas de electrónicos unas
sobre otras en cada parte.
Vista 2D del interior del chip.
Detalles (Explicacion)
Como sepudo observar las imágenes anteriores desde una perspectiva 2d la memoria
está rodeada de un marco hecho de silicio que a su vez contiene distribuidamente un
microcontrolador de 32 bits para manejar funciones más complejas dentro del mismo
chip en caliente dándole independencia de resolver sus problemas sin tener que resolver
todo desde otro integrado fuera del chip y tener funciones avanzadas como ECC,sistema
anti-colisiones,hot path,mapa de bits (saber que zonas ya están grabadas y cuáles no y
cuales están dañadas ahorrando tiempo pre-fetch) y DVS (Dynamic Voltage Scaling en
tiempo real para ajustarse a temperaturas y necesidades). Como último se agregaría el
DMMS (Dynamic Memory Management Scaler) esto le permitirá escribir múltiples cosas a
la vez de manera paralela sin cruzarse en el camino conforme se reciben los datos
aprovechando al máximo la velocidad teórica siendo mixto en tiempo real.
10.
Resumen
La memoria nosolo tiene la capacidad de
reaccionar a las cargas de trabajo conforme
se refrigera o trabaja sino que puede hacer
varias operaciones de leer y escribir al
mismo tiempo y de manera simultánea y
paralela. La congestión de datos ya no ahora
un problema con esta memoria ya que
integra la negociación por volúmenes en
tiempo real con DMMS y DVS adaptándose al
bus y trabajando conforme a prioridades de
datos ya sean muy grande o muy pequeños.
11.
Vista 3D superior(vista interna a escala)
La capa Z a diferencia de los lados X,Y es la capa
superpuesta encima de éstas para dar profundidad lo
cual le añade complejidad y escalabilidad a la parte física
de la memoria. Esta capa al estar encima y comunicada
con su MCU pueden ponerse de acuerdo sobre qué parte
de la memoria grabar y este puede llevar un MCU de 8
bits a diferencia de la base solo recibiendo indicaciones y
dando datos sobre espacios libres o ocupados o
coordenadas etc. Podríamos suponer que cada capa son
1000 mb´s se podrían apilar hasta 8 de estas. Todas
conectadas al MCU maestro interconectadas de manera
paralela así como la memoria permitiendo hacer una
operación diferentes entre cada capa al mismo tiempo.
12.
Funcionamiento
En este casoel marco dorado que usó de referencia es el marco electrónico que manipula
los bytes/byte de manera física en el espacio de memoria lógica/física desde los ángulos
X,Y de manera paralela como si una tabla de multiplicar se tratara y dentro de este marco
hay un MCU de 32 BITS que gestiona y hace magia con las tecnologías ya mencionadas
DVS,DMMS,ECC,Pre-Fetch,Collision etc etc. y no solo eso esta a nivel de litografía hecho
con transistores lo que al estar embebido dentro del diseño permite tener 0 latencia y una
respuesta instantánea. También puede ponerse de acuerdo con capas superiores (Ángulo
Z) para hacer tareas paralelas para ser encargados de piso y hacer una tarea diferente al
piso debajo de ellos o encima de ellos. y reportar si hay daños o sectores libres. (La
escala que use fue muy pequeña pero en teoría con litografia alta aún puede lograr
muchos GiB y ser muy rápido.)
13.
Funcionamiento
La parte inferiordel chip debe ser hecha de un material
resistente al calor como la cobaltita y la parte superior
podría ser un techo de grafeno dopado en GaN para
evitar que sea conductivo y solo tener el beneficio de ser
un excelente conductor térmico y el GaN en parte protege
de interferencias electromagnéticas cercanas. Todo en
un chip con una superficie pulida como un espejo para
obtener una adherencia máxima de cualquier compuesto
térmico y un disipador pasivo o activo. Esta composición
grafeno + GaN +Cobalita darían paso a un chip ultra
eficiente y capaz. Aunque tambien se podria usar el
método convencional de encapsulado del chip.
14.
Funcionamiento (Sistema conMemoria Prototipo)
Supongamos que tenemos una GPU con nuestra VRAM
esta VRAM puede adaptarse en tiempo real a las cargas
y los voltajes para optimizar el tiempo y el calor entre
módulos de memoria así como asignar bloques y
leerlos en paralelo y en diferentes capas. Pero para
mejorar más el rendimiento y la comunicación se
requerirá de tener a fuerza un MCU de 16 o 32 bits
dentro o fuera de la GPU para gestionar los datos
independientes de las MCU da cada modulo de VRAM
de memoria para aprender patrones más eficientes
(hot-paths) o tener el mapa de bits sobre que zonas
grabar información y no perder tiempo en buscar
espacio o que eliminar así también los volúmenes de
datos y la energía entre cada chip de manera escalable.
15.
Funcionamiento (Sistema deAlmacenamiento Instantaneo Prototipo)
Lo mismo supongamos que lo requerimos para otro
tipo de uso como almacenamiento podría ser NvME
5.0 o 6.0 y en vez de enfocarse en las máximas
frecuencias ser más grande y rápido al localizar datos
con el MCU aqui las necesidades son más básicas
pero con ECC de base ya hay una ganancia muy
grande + el sistema paralelo de cargas lo vuelve
mucho más eficiente,menos caliente y más escalable.
y lo mejor de todo se puede poner de acuerdo con el
MCU del SSD y ser independientes cada memoria del
SSD y si muere uno los demás siguen funcionando
así como si mueren partes lógicas internas solo se
aíslan.
16.
Conclusion
Esta memoria esuna visión de querer tener memorias mucho más rápidas y
eficientes a la hora de trabajar. Memorias confiables y robustas para toda clase de
tareas con una vida útil mucho mayor de las que tenemos hoy en dia. Memorias que
no fallen por culpa de otros chips sino que traten de aislarlo de manera
independiente y darles libertad de hacerse cargo de ciertas técnicas que les permitan
ser eficientes y capaces de evitar fallar por culpa de malos datos o datos erróneos o
desgaste. En esta versión revisada se usan técnicas y materiales así como chips que
son posibles de hacer y ya son integrados en otros sistemas como
DRAM,SDRAM,FPU,NPU y Cachés L1,L2,L3 dentro de otros smd o SoC. Sin mas que
agregar esta visión es sólo especulativo basándose en sistema reales y procesos
100% posibles y viables de cierta forma. (ejem apilamiento vertical)
![Mile[1]](https://cdn.slidesharecdn.com/ss_thumbnails/mile1-101102095240-phpapp02-thumbnail.jpg?width=560&fit=bounds)
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