formality工具作用于设计开发过程中验证逻辑功能是否产生变化,不考虑layout与timing,可以作为动态仿真的替代品。受制于设计规模,仿真的时间与其输入向量的多寡有关,而formal verification不需要输入向量。
1.formality的使用场景
综合后: rtl网表与门级网表做对比,插入dft前后做对比。
后端设计后: 使用综合网表与后端布局布线后的网表做对比,eco前后做对比。
这里有两个概念,reference design和implement design,前者作为参考设计,后者作为修改