ZYNQ常见错误

  最近在学习FPGA,使用的是ZYNQ7010,因为刚开始,难免会出现各种问题,为了方便以后查阅,在此记录下来常见的错误。
1.变量名字与约束名字不匹配
错误提示:

ERROR: [DRC 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 4 out of 134 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all I/O standards. This design will fail to generate a bitstream unless all logical ports have a user specified I/O standard value defined. To allow bitstream creation with unspecified I/O standard values (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks NSTD-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: led4b_tri_o[3:0].
ERROR: [DRC 23-20] Rule violation (UCIO-1) Unconstrained Logical Port - 4 out of 134 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined.  To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1].  NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run.  Problem ports: led4b_tri_o[3:0].
INFO: [Vivado 12-3199] DRC finished with 2 Errors
INFO: [Vivado 12-3200] Please refer to the DRC report (report_drc) for more information.
ERROR: [Vivado 12-1345] Error(s) found during DRC. Bitgen not run.
INFO: [Common 17-83] Releasing license: Implementation
ERROR: [Common 17-39] 'write_bitstream' failed due to earlier errors.




拖动滑条看被选中两项的最后边发现:



提示Problem ports: led4b_tri_o[3:0],问题出现在引脚上,然后我打开管脚配置图发现,由于自己粗心大意,跟教程上的led_4b写的不一样:



约束文件由于是直接复制教程的,因此约束条件里的名字跟自己明明的有误:



因此更改约束文件中所有led_4b_tri_oled4b_tri_o或者更改管脚图中的管脚名字即可解决问题。

### Zynq 开发板概述 Zynq 系列开发板是一种集成了 ARM 处理器(PS端)和可编程逻辑(PL端)的混合架构开发板[^1]。这种设计使得开发者可以在同一平台上实现软硬件协同工作,既可以通过 PS 端运行操作系统并执行高级算法处理,又可以利用 PL 端完成高性能、低延迟的任务。 #### 硬件规格 Zynq 的核心组件包括: - **ARM Cortex-A9 双核处理器**:用于运行 Linux 或裸机程序。 - **FPGA 器件**:提供灵活的硬件加速能力,支持自定义 IP 核的设计与集成。 - **外设接口**:常见的 GPIO、UART、SPI、I2C 和 Ethernet 接口等均被广泛支持[^4]。 具体到某款型号如 Zynq-7000 系列中的 XC7Z035,则其 FPGA 部分具有丰富的逻辑单元数量以及 DSP Slice 数量,适合复杂信号处理场景下的应用需求。 #### 资料获取途径 对于初学者而言,可以从以下几个方面入手收集关于 Zynq 开发板的学习资源: 1. 官方文档:Xilinx 提供详尽的手册和技术指南,涵盖了从安装环境配置到项目部署全流程指导[^3]; 2. 社区论坛:像 Digilent Forum 这样的地方聚集了许多经验丰富的工程师们乐于解答各类技术难题; 3. 第三方书籍/视频课程:市面上有许多针对不同层次读者编写的教材或者录制好的教学录像可供选择; 以下是几个推荐网站链接地址作为参考起点之一(注意实际访问前确认最新版本号) : [Xilinx Documentation](https://www.xilinx.com/support/documentation.html)[^3] 另外,“启明星”品牌也推出了专门面向教育市场的 ZYNQ 平台产品线,并附带详细的实验手册帮助理解理论知识的同时积累实践经验[^2]. ```bash wget https://www.xilinx.com/bin/public/openDownload?filename=vivado_install_package.tar.gz tar -xzvf vivado_install_package.tar.gz ./install ``` 上述命令展示了如何下载并解压 Vivado 工具包以设置好必要的开发环境准备阶段的一部分操作流程示例代码片段. #### §相关问题§ 1. 如何评估一款特定型号的 Zynq 开发板是否满足我的项目需求? 2. 使用 Vivado 创建第一个工程时有哪些常见错误需要注意规避? 3. 在嵌入式系统设计过程中怎样平衡 PS 侧软件性能同 PL 方面硬件效率之间关系 ? 4. 是否存在开源社区维护的支持 RISC-V 架构移植至 Zynq 设备上的解决方案实例分享 ? 5. 对比分析传统纯 FPGA 实现方法论对比采用 SoC 类型器件解决问题优劣势在哪 ?
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值