[AMBA]深入理解AXI4系列

从接口的响应信号s_axi_bresp[1:0]用2‘b00表示数据信道的数据写入成功，即OKEY，从机接口发出的s_axi_bresp响应信号 的有效信号s_axi_bvaild为1时才表示响应有效。，准备写入数据，将待写入的数据置于s_axi_wdata总线上（s_axi_wstrb表示写入选通吸信号，默认为11，表示写入数据均可用），并将s_axi_wvalid置为有效（拉高），表示数据已经在信道上等待从机发出的写入响应信号，进而写入从接口。

首先感谢知乎用户ljgibbs的文章，本文部分摘自《深入 AXI4 总线（一）握手机制》，主要用于自己查漏补缺。 原文链接：https://zhuanlan.zhihu.com/p/44766356 1 双向流控制传输速率 VALID/READY 机制作为一种双向流控机制，可以使发送接收双方都有能力控制传输速率。 发送方置高VALID信号表示发送方已经将数据，地址或者控制信息放到...

详解AXI4接口时序波形，梳理时序

1、什么是AXI    AXI（Advanced eXtensible Interface）是一种总协议，该协议的第一个版本AXI3是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）3.0协议中最重要的部分。2010发布的AMBA4.0包含了AXI的第二个版本AXI4。    AXI4包含3种类型的接口：    1）AXI4：主要面向高...

VALID/READY 握手机制 AXI 总线共有 5 个独立的通道，分别为写地址，写数据，写回应，读地址，读数据通道。5 条通道相互独立，有一些细小的差别，但共同使用一套握手机制：VALID/READY 机制。 VALID/READY 机制这个赛高啊，这个好啊，ARM 的手册上这么夸： 作为一种双向流控机制，VALID/READY 机制可以使发送接收双方都有能力控制传输速率。 ...

1.burst length AXI4对burst length进行了扩展：AXI3最大burst length是16 beats,而AXI4支持最大到256 beats，但是仅支持INCR burst type超过16 beats，exclusive access也不能超过16beats;。但是根据经验来讲各家公司好像也没太遵循这个规则，很多AXI3的IP awlen/arlen的位宽是多

 AXI-stream总线简介-LDD本节介绍的AXI是个什么东西呢，它其实不属于Zynq，不属于Xilinx，而是属于ARM。它是ARM最新的总线接口，以前叫做AMBA，从3.0以后就称为AXI了。Zynq是以ARM作为核心的，运行时也是第一个“醒”过来，然后找可执行代码，找到后进入FSBL（第一引导阶段），接着找配置逻辑部分的bit文件，找到后就叫醒PL按照bit中的方式运行，再接着找可执行代...

APB总线协议是AMBA3系列中的低功耗接口协议，适用于低带宽外设。APB采用非流水线设计，每个传输至少需要两个时钟周期。APB3.0新增PREADY（扩展传输）和PSLERR（传输失败）信号。总线状态包括IDLE（默认）、SETUP（传输请求）和ACCESS（执行传输）。传输过程分为无等待（两个周期完成）和有等待（通过PREADY延长）两种模式，支持读写操作和错误响应。该协议可与AHB-Lite和AXI总线互连，简化外设设计。

前言：在这篇博文中，我们将讨论 I2C 时序规范以及制造商有时提供这些规范的各种方式。有关 I2C 及其协议的入门知识，请参阅此处的帖子。I2C 数据传输通过物理两线接口进行，该接口由单向串行时钟 (SCL) 和双向数据 (SDA) 线组成。这些传输可以在标准模式下 100kbits/s、快速模式下 400kbits/s、Fast Mode Plus 下 1Mbits/s 以及高速模式下高达 3.4Mbits/s 的速度下发生。每个数据速率都有自己的时序规范，主机和从机必须遵守这些规范才能正确传输数据。..

本文介绍了解决UVM中VIP序列response queue溢出的两种方法：1）通过set_response_queue_depth()增大队列深度（默认8），如设为512或-1（无限制）；2）若不关注错误，可用set_response_queue_error_report_disabled(1)禁用报错。文中还解析了相关UVM源码，说明这些函数用于控制响应队列深度和错误报告机制，帮助开发者根据实际需求调整设置，解决驱动发送响应多于序列获取的问题。